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課程名稱 |
電腦輔助積體電路系統設計
COMPUTER-AIDED VLSI SYSTEM DESIGN |
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開課學期 |
98-1 |
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授課對象 |
電機資訊學院 電信工程學研究所 |
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授課教師 |
簡韶逸 |
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課號 |
EEE5022 |
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課程識別碼 |
943 U0240 |
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班次 |
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學分 |
3 |
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全/半年 |
半年 |
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必/選修 |
選修 |
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上課時間 |
星期四2,3,4(9:10~12:10) |
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上課地點 |
明達231 |
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備註 |
與江介宏合開
總人數上限：80人 |
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課程簡介影片 |
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核心能力關聯 |
核心能力與課程規劃關聯圖 |
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課程大綱
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為確保您我的權利,請尊重智慧財產權及不得非法影印
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課程概述 |
1. Overview
2. Verilog
3. Synthesis
4. Dft & ATPG
5. STA (PrimeTime )
6. P&R
7. DRC, LVS, LPE (Calibre, PM/TM)
8. Formal verification
9. FPGA and LA
10. Project presentation |
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課程目標 |
在本課程中，我們會介紹完整的數位積體電路的設計流程，包括前端和後端的電路自動化設計軟體，修習本課程的同學，將會在作業中進行做中學，也將在期末專題中設計一個晶片。 |
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課程要求 |
作業 50%
期中考 25%
期末專題 25% |
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預期每週課後學習時數 |
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Office Hours |
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指定閱讀 |
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參考書目 |
S. Palintkar, “Verilog HDL: A Guide to Digital Design and Synthesis,” Prentice Hall., 1996.
M.D. Ciletti, “Advanced Digital Design with the Verilog HDL,” Prentice Hall, 2003.
CIC training materials (available on web).
M.J.S. Smith, “Application-Specific Integrated Circuits,” Addison Wesley, 1997. |
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評量方式
(僅供參考) |
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